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안녕하세요, 이번 글은 EMI/EMS/EMC에 대한 간략한 뜻과, EMI가 발생하는 원인을 알아보겠습니다. EMI : Electro Magnetic Interference 전자기기에서 발생하는 Noise에 의해 다른 전자기기를 방해하는 상태입니다. 전자파장해라고 하지만 전자파라고 생각해도 무방합니다. EMS : Electro Magnetic Susceptibility 전자파 내성으로, 전자파에 대한 영향으로부터 정상적으로 동작할 수 있는 능력입니다. EMC : Electro Magnetic Compatibility 전자파 적합성으로 EMS와 EMI를 모두 포함하는 용어입니다. 외부 기기에 전자파 간섭을 최소로, 또한, 영향을 최소한으로 받는 능력입니다.  EMI가 발생하는 이유는 "기생 캐패시터와 기생 ..

안녕하세요, 이번 글에서는 Verilog HDL로 Adder를 구현하고, 그 결과를 테스트 벤치(Test Bench)로 확인하겠습니다. 환경 HDL : Verilog’ 2001 spec RTL Synthesis : Intel(Altera), Quartus prime 18.1 Functional Simulation : Intel(Altera), ModelSim 10.5b Quatus의 [File] → [New]에서 Verilog HDL File을 선택합니다. Adder를 구현했습니다. module adder( input[3:0]data_a, input[3:0]data_b, output[3:0]sum ); assign sum = data_a + data_b ; endmodule Verilog HDL Chec..

이번 글에서는 Delay, Event, Wait에 대해서 알아보겠습니다. 이들은 모두 initial과 always block에 사용되며 procedural block에 속합니다. Verilog를 공부하면서 각 구문이 어디에 속하는지 확인하는 것이 참 중요하다는 것을 느껴 자주 확인합니다. Delay Control Regular (Inter - Assignment) Delay Control과 Intra - Assignment Dealy Control 두 종류가 있습니다. Regular (Inter - Assignment) Delay Control는 RHS와 LHS 동시에 적용됩니다. Blocking 구문에서 사용됩니다. Intra - Assignment Dealy Control는 LHS만 적용됩니다. No..

Blocking (=) : Blocking 구문을 포함하면 다음 구문의 실행은 현재의 Blocking 구문이 완료될 때까지 차단(Blocking)됩니다. 즉, 순차적으로 실행됩니다. ex) Blocking inital begin a = #10 b; c = #5 a; end Non-Blocking (

Continuous Assignments : Model the behavior of combinational logic by using expressiongs and operators ex) Wire [15:0] adder = data_a + data_b; or Wire [15:0] adder; assign adder = data_a + data_b; Continuous Assignments Characteristics Wire [15:0] adder = data_a + data_b; 이 구문에서 = 기준으로 왼쪽을 Left Hand Side(LHS), 오른쪽을 Right Hand Side(RHS)라고 합니다. 1. LHS에는 "꼭" data type이 정의되어야 합니다. 2. RHS에는 어떤 data ..

정의 : IEEE industry standard Hardware Description Language IEEE(Institute of Electrical and Electronics Engineers)라는 "미국전자학회"가 규정한 디지털 시스템(하드웨어)을 표현하는 언어입니다. 구성 방법은 크게 3가지로 Behavior Modeling, Structural Modeling, RTL(Rester Transister Level) 방식이 있습니다. Behavioral Modeling : 입력과 출력의 "관계"를 중심으로 표현합니다. 2 input multimplexer(모듈명 mux_2)를 구현했습니다. assign으로 입력과 출력의 관계를 정의했습니다. module mux_2( input[1:0] a,b,..

하만 세미콘 아카데미 4기에서 진행한 Not, Nand, Nor Gate Stick Diagram과 Layout을 그려보도록 하겠습니다. LVS와 DRC를 모두 확인했고, Stick Diagram의 대칭 형태로 그린 것이 많습니다. 아래의 게시물에서 각 Logic Gate에 맞는 Pmos의 Width 값을 찾았고 이를 바탕으로 Stick Diagram과 Layout을 그립니다. https://semiconwide.tistory.com/53 Nand Gate 부터 Nand Flash까지, Cadence의 Virtuoso를 이용해 Nand Gate의 Pmos Width 찾기 시뮬레이션 안녕하세요, 이번 글에서는 2-Input Nand, Nor Gate에 대해 간단한 구조 설명 및 시뮬레이션 결과를 통한 Pm..

이번 글에서는 Gate에 따른 Pmos와 Nmos의 Width 비율 설정에 대해 알아보겠습니다. 들어가기 전에 볼 것은 2가지입니다. 1. 먼저 아래의 Mosfet 전류 공식에서 "사실상" 변경 가능한 것은 W(Width)입니다. 왜 그런지 보면 먼저 1번의 모빌리티는 전자와 양공 자체의 특성이라 당연히 변경이 불가능합니다. 2번 Cox를 원하는 값으로 설정하기 위해서는 다음 공정이 시작될 때까지 기다려야 합니다. 즉, 이미 진행되는 공정에서는 기존에 세팅된 값을 사용해야 합니다. 그래서 사실상 변경하지 못합니다. 3번의 L(Length)와 4번 모두 제품 스펙에 의해 정해져 있습니다. 참고로 프로젝트할 때 L 값은 주어졌습니다. 그래서 W만 변경할 수 있게 됩니다. 2. 일반적으로 전자의 모빌리티는 양..

안녕하세요, 이번 글에서는 2-Input Nand, Nor Gate에 대해 간단한 구조 설명 및 시뮬레이션 결과를 통한 Pmos의 Width를 찾아보겠습니다. 먼저 진리표입니다. Nand와 Nor가 And와 Or보다 구조가 단순하기에 먼저 썼습니다. Nand, Nor은 트랜지스터가 4개 쓰이나 And, Or은 Not Gate가 추가로 들어가서 6개가 쓰입니다. 다음은 2-Input Nand, Nor Gate의 구조입니다. Nand Gate : Pmos 병렬, Nmos 직렬 Nor Gate : Pmos 직렬, Nmos 병렬 이제 Nand Gate의 Pmos Width 찾기 시뮬레이션입니다. 하만 세미콘 반도체 교육 중, Cadence사의 Virtuoso 프로그램을 이용했습니다. Not Gate와 마찬가지로..

Not Gate(Inverte)는 입력이 0이면 출력이 1이고, 입력이 0이면 출력이 1인 논리 게이트입니다. Pmos와 Nmos 1개로 구성된 Not Gate를 추가하면 2개의 mosfet을 추가한 것입니다. 이렇게 mosfet을 추가하면 power, speed, delay 등을 또 고려해야 하는데 왜! 단지, 0과 1을 반전하는 역할만 하는 Not Gate를 사용하는 것일까요? 바로 And와 Or Gate를 만들기 위해서는 Not Gate가 필수여서 개발됐습니다. 먼저 Nand와 Nor을 만든 후 그 값을 반전시켜야 And와 Or Gate를 만들 수 있습니다. 여기에 반전시키는 Not Gate가 필요한 것이죠. 이제 Nmos와 Pmos의 구조를 사진 2장으로 간단하게 파악 후 Not Gate에 대해 ..