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SystemVerilog 훑어보기

안녕하세요,00장 둘러보기 - UVM Testbench 작성의 내용을 바탕으로 SystemVerilog에 대해 간단하게 정리해보았습니다. Verilog는 많이 접해볼 수 있는데 SystemVerilog는 자료 찾기가 상대적으로 좀 힘들었던 것 같습니다.이제 가볍게 훑어보면서 위키독스를 격파하도록 하겠습니다.반도체 칩 구조가 점차 복잡해지면서 검증의 중요성과 비중 또한 높아지고 있습니다.아래 그림은 SoC의 블록 다이어그램인데 이렇게 하나의 칩 내부는 여러 블록으로 구성되어 있습니다.이 블록을 모듈 또는 IP(Intellectual Property, 이하 IP)라고 합니다.과거에는 반도체 회사들이 IP를 직접 설계했지만, 이제는 IP 설계 업체로부터 검증된 IP를 구매해 칩을 설계합니다.IP를 직접 설계하..

안녕하세요, Vernit입니다.저는 RTL 설계를 맛만 본 후 SoC Verifaction 엔지니어로 일하고 있습니다.Verilog까지는 어떻게 이해가 되는데 SystemVerilog부터는 구조가 변하면서 이해하기 어려웠습니다. 그리고 UVM으로 가면서 또 어려웠습니다. 어려움을 극복해본 경험을 공유해 독자에게 도움되고자 이 블로그에 글을 씁니다.제 블로그에 오시는 분들 모두 SystemVerilog와 UVM에 대해 혼자 공부할 수 있는 의지를 갖게 하는 것이 목표입니다.https://wikidocs.net/170177 이 자료를 참고하면서 공부했었는데, 설명을 조금 더 쉽게 풀거나 제가 어려웠던 부분을 자세히 설명하는 방식으로 글을 쓸 예정입니다.이렇게 큰 구조를 파악하면 나머지는 구글링하면서 스스로 ..