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Verilog 개론(정의, Behavior and Structural Modeling, RTL, Synthesis, RTL Synthesis와 Simulation Flow, 문법, Data type)

정의 : IEEE industry standard Hardware Description Language IEEE(Institute of Electrical and Electronics Engineers)라는 "미국전자학회"가 규정한 디지털 시스템(하드웨어)을 표현하는 언어입니다. 구성 방법은 크게 3가지로 Behavior Modeling, Structural Modeling, RTL(Rester Transister Level) 방식이 있습니다. Behavioral Modeling : 입력과 출력의 "관계"를 중심으로 표현합니다. 2 input multimplexer(모듈명 mux_2)를 구현했습니다. assign으로 입력과 출력의 관계를 정의했습니다. module mux_2( input[1:0] a,b,..

HDL/Verilog 2023.08.09

Not Gate(Inverter) 완벽하게 정리하기(존재 이유부터 Width에 따른 VIN-VOUT 특성 분석)

Not Gate(Inverte)는 입력이 0이면 출력이 1이고, 입력이 0이면 출력이 1인 논리 게이트입니다. Pmos와 Nmos 1개로 구성된 Not Gate를 추가하면 2개의 mosfet을 추가한 것입니다. 이렇게 mosfet을 추가하면 power, speed, delay 등을 또 고려해야 하는데 왜! 단지, 0과 1을 반전하는 역할만 하는 Not Gate를 사용하는 것일까요? 바로 And와 Or Gate를 만들기 위해서는 Not Gate가 필수여서 개발됐습니다. 먼저 Nand와 Nor을 만든 후 그 값을 반전시켜야 And와 Or Gate를 만들 수 있습니다. 여기에 반전시키는 Not Gate가 필요한 것이죠. 이제 Nmos와 Pmos의 구조를 사진 2장으로 간단하게 파악 후 Not Gate에 대해 ..

Layout 2023.07.06