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Procedural Timing Control(delay, event, wait), Behavioral Statements(if-else, case, for loop) and Block Execution Types(Sequential Blocks, Parallel Blocks)

이번 글에서는 Delay, Event, Wait에 대해서 알아보겠습니다. 이들은 모두 initial과 always block에 사용되며 procedural block에 속합니다. Verilog를 공부하면서 각 구문이 어디에 속하는지 확인하는 것이 참 중요하다는 것을 느껴 자주 확인합니다. Delay Control Regular (Inter - Assignment) Delay Control과 Intra - Assignment Dealy Control 두 종류가 있습니다. Regular (Inter - Assignment) Delay Control는 RHS와 LHS 동시에 적용됩니다. Blocking 구문에서 사용됩니다. Intra - Assignment Dealy Control는 LHS만 적용됩니다. No..
HDL/Verilog 2023.08.12

Verilog Behavioral Modeling - Continuous Assignments & Procedural Blocks

Continuous Assignments : Model the behavior of combinational logic by using expressiongs and operators ex) Wire [15:0] adder = data_a + data_b; or Wire [15:0] adder; assign adder = data_a + data_b; Continuous Assignments Characteristics Wire [15:0] adder = data_a + data_b; 이 구문에서 = 기준으로 왼쪽을 Left Hand Side(LHS), 오른쪽을 Right Hand Side(RHS)라고 합니다. 1. LHS에는 "꼭" data type이 정의되어야 합니다. 2. RHS에는 어떤 data ..
HDL/Verilog 2023.08.10
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