안녕하세요, Torrance입니다.
저는 RTL 설계를 맛만 본 후 SoC Verifaction 엔지니어로 일하고 있습니다.
Verilog까지는 어떻게 이해가 되는데 SystemVerilog부터는 구조가 변하면서 이해하기 어려웠습니다. 그리고 UVM으로 가면서 또 어려웠습니다. 그래서 설명을 잘 하는 제가 도움되고자 이 블로그에 글을 씁니다.
제 블로그에 오시는 분들 모두 SystemVerilog와 UVM에 대해 혼자 공부할 수 있는 의지를 갖게 하는 것이 목표입니다.
https://wikidocs.net/170177 이 자료를 참고하면서 공부했었는데, 설명을 조금 더 쉽게 풀거나 제가 어려웠던 부분을 자세히 설명하는 방식으로 글을 쓸 예정입니다.
이렇게 큰 구조를 파악하면 나머지는 구글링하면서 스스로 지식을 쌓아가실 수 있을 것입니다.
읽어주셔서 감사합니다.