Not, Nand, Nor Gate에 따른 Mosfet Width 비율 설정

이번 글에서는 Gate에 따른 Pmos와 Nmos의 Width 비율 설정에 대해 알아보겠습니다.

 

들어가기 전에 볼 것은 2가지입니다.

 

1. 먼저 아래의 Mosfet 전류 공식에서 "사실상" 변경 가능한 것은 W(Width)입니다.

왜 그런지 보면 먼저 1번의 모빌리티는 전자와 양공 자체의 특성이라 당연히 변경이 불가능합니다.

2번 Cox를 원하는 값으로 설정하기 위해서는 다음 공정이 시작될 때까지 기다려야 합니다. 즉, 이미 진행되는 공정에서는 기존에 세팅된 값을 사용해야 합니다. 그래서 사실상 변경하지 못합니다.

3번의 L(Length)와 4번 모두 제품 스펙에 의해 정해져 있습니다. 참고로 프로젝트할 때 L 값은 주어졌습니다.

 

그래서 W만 변경할 수 있게 됩니다.

 

2. 일반적으로 전자의 모빌리티는 양공의 모빌리티의 2~3배의 값을 갖게 됩니다. 하지만 편의상 2배로 하겠습니다.

이제부터 전자의 모빌리티는 양공의 모빌리티의 2배로 하겠습니다.

왜 이렇게 W를 조절해 전류 값을 조절해야 하는지 그 이유는 다음과 같습니다.

아래 그림처럼 전류의 크기에 따라 입력 전압과 출력 전압의 그래프가 그려집니다.

특히 Swing을 고려하면 입력 전압과 출력 전압이 검은색 선의 형태를 지니는 것이 Logic Gate에서 이상적입니다.

전류의 크기를 조절해 검은색 선을 따라가는 입력, 출력 그래프를 만들어야 합니다.

이제는 왜 Swing을 고려했을 때, 입력 전압과 출력 전압이 검은색 선의 형태를 지니는 것이 Logic Gate에서 이상적인지 말씀드릴 때가 된 것 같습니다.

 

먼저 (0.5V, 0.5V)를 지날 때입니다. High와 Low를 판정하는 영역 모두 0.3V이고, Margin을 0.4V로 가정하겠습니다.

전류가 증가했을 때를 보겠습니다. High를 판정하는 영역은 0.2V인데 Low를 판정하는 영역은 0.4V입니다.

이렇게 되면 High를 판정하는 범위가 0.2V이고, 0.2V를 넘어가는 동작이 되지 않습니다. 때문에 0.2V의 Swing 범위에 맞춰 설계할 수밖에 없습니다. 즉, Low를 판정하는 범위가 0.4V로 상대적으로 넓은 영역이 있음에도 이득을 볼 수 없는 구조입니다. 이는 전류가 감소했을 때도 마찬가지입니다.

그래서 회로 설계 시, 제한을 받는 쪽(위의 case에는 전압 폭이 좁은 쪽)에 맞춰서 설계를 하기에, 그 제한을 최소화하는 것이 중요합니다. 이제 Not, Nand, Nor Gate에서의 Pmos와 Nmos의 Width 비를 알아보도록 하겠습니다.

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Not Gate(Inverter)

전류를 결정하는 요인은 모빌리티와 W만 고려했습니다. 나머지는 같기 때문에 모두 생략했습니다.

아래 그림에서 볼 수 있듯이 Width 비는 2 : 1입니다.

Nand Gate

먼저 2-Input Nand Gate는 Pmos 2개가 병렬, Nmos 2개가 직렬로 연결되었습니다.

그래서 아래와 같은 Width 비가 나오게 됩니다.

이것을 확장하게 되면 n-Input Nand Gate에서 Width 비가 다음과 같습니다.

Nor Gate

먼저 2-Input Nor Gate는 Pmos 2개가 직렬, Nmos 2개가 병렬로 연결되었습니다.

그래서 아래와 같은 Width 비가 나오게 됩니다.

이것을 확장하게 되면 n-Input Nor Gate에서 Width 비가 다음과 같습니다.

읽어주셔서 감사합니다.