simulation 2

Verilog 개론(정의, Behavior and Structural Modeling, RTL, Synthesis, RTL Synthesis와 Simulation Flow, 문법, Data type)

정의 : IEEE industry standard Hardware Description Language IEEE(Institute of Electrical and Electronics Engineers)라는 "미국전자학회"가 규정한 디지털 시스템(하드웨어)을 표현하는 언어입니다. 구성 방법은 크게 3가지로 Behavior Modeling, Structural Modeling, RTL(Rester Transister Level) 방식이 있습니다. Behavioral Modeling : 입력과 출력의 "관계"를 중심으로 표현합니다. 2 input multimplexer(모듈명 mux_2)를 구현했습니다. assign으로 입력과 출력의 관계를 정의했습니다. module mux_2( input[1:0] a,b,..

HDL/Verilog 2023.08.09

Nand Gate 부터 Nand Flash까지, Cadence의 Virtuoso를 이용해 Nand Gate의 Pmos Width 찾기 시뮬레이션

안녕하세요, 이번 글에서는 2-Input Nand, Nor Gate에 대해 간단한 구조 설명 및 시뮬레이션 결과를 통한 Pmos의 Width를 찾아보겠습니다. 먼저 진리표입니다. Nand와 Nor가 And와 Or보다 구조가 단순하기에 먼저 썼습니다. Nand, Nor은 트랜지스터가 4개 쓰이나 And, Or은 Not Gate가 추가로 들어가서 6개가 쓰입니다. 다음은 2-Input Nand, Nor Gate의 구조입니다. Nand Gate : Pmos 병렬, Nmos 직렬 Nor Gate : Pmos 직렬, Nmos 병렬 이제 Nand Gate의 Pmos Width 찾기 시뮬레이션입니다. 하만 세미콘 반도체 교육 중, Cadence사의 Virtuoso 프로그램을 이용했습니다. Not Gate와 마찬가지로..

Layout 2023.07.07