문법 2
Procedural Timing Control(delay, event, wait), Behavioral Statements(if-else, case, for loop) and Block Execution Types(Sequential Blocks, Parallel Blocks)

이번 글에서는 Delay, Event, Wait에 대해서 알아보겠습니다. 이들은 모두 initial과 always block에 사용되며 procedural block에 속합니다. Verilog를 공부하면서 각 구문이 어디에 속하는지 확인하는 것이 참 중요하다는 것을 느껴 자주 확인합니다. Delay Control Regular (Inter - Assignment) Delay Control과 Intra - Assignment Dealy Control 두 종류가 있습니다. Regular (Inter - Assignment) Delay Control는 RHS와 LHS 동시에 적용됩니다. Blocking 구문에서 사용됩니다. Intra - Assignment Dealy Control는 LHS만 적용됩니다. No..
HDL/Verilog 2023.08.12

Verilog 개론(정의, Behavior and Structural Modeling, RTL, Synthesis, RTL Synthesis와 Simulation Flow, 문법, Data type)

정의 : IEEE industry standard Hardware Description Language IEEE(Institute of Electrical and Electronics Engineers)라는 "미국전자학회"가 규정한 디지털 시스템(하드웨어)을 표현하는 언어입니다. 구성 방법은 크게 3가지로 Behavior Modeling, Structural Modeling, RTL(Rester Transister Level) 방식이 있습니다. Behavioral Modeling : 입력과 출력의 "관계"를 중심으로 표현합니다. 2 input multimplexer(모듈명 mux_2)를 구현했습니다. assign으로 입력과 출력의 관계를 정의했습니다. module mux_2( input[1:0] a,b,..
HDL/Verilog 2023.08.09
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